Principalele modificari arhitecturale includ: largirea instructiunilor SSE la cicli de procesare de 128bits (in loc de 64), Instruction Fetch-ul a crescut de la 16 bytes pe ciclu la 32 bytes, iar FP Scheduler-ul a devenit de 128bits (din 64). Pentru a imbunatati comunicarea cu memoria, Barcelona va beneficia de 2 controller-e de memorie care lucreaza independent, putand accesa 2 locatii din memorie simultan.
Prefetch-ul a fost perfectionat, iar virtualizarea (Pacifica) beneficiaza acum de tehnologia Nested Plane Table, care ar face trecerea de la un OS la altul cu 25% mai rapida. Totodata, cele 4 core-uri si northbridge-ul (care include cele 2 controller-e de memorie si magistrala HT3) nu mai sunt interconectate si din punct de vedere al voltajului. Astfel, in functie de necesitati, core-urile care nu au treaba isi pot scadea individual frecventa, pentru a consuma mai putin. Probabil ca actualele socket-uri (skAM2 si skF) vor fi usor revizuite pentru a suporta HT3-ul.
Pe scurt:
